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[IT뉴스]'마누라 자식 빼곤 다 바꿔야 하나'…삼성 엔지니어들의 고민 [강해령의 테크앤더시티]

온카뱅크관리자

2025-12-31 08:07:30

<div id="layerTranslateNotice" style="display:none;"></div> 삼성은 0a D램을 어떻게 만들까 (feat. IGO) 
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 <img alt="사진=게티이미지뱅크" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202512/31/ked/20251231080700070zhaz.jpg" data-org-width="1200" dmcf-mid="W5HZP01yyC" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202512/31/ked/20251231080700070zhaz.jpg" width="658">
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 사진=게티이미지뱅크
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 2025년의 마지막 하루. 빡센 테크 기사로 마무리해보시면 어떨까요. 삼성전자가 1나노급 1세대(0a)부터 구현할 VCT D램에 대한 이야기입니다. 바로 들어가보시겠습니다.
 지금 삼성전자는 10나노미터(㎚·10억 분의 1m)급 6세대(1c) D램 개선으로 분위기가 올라온 상황이죠.
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 <img alt="D램의 구조와 트랜지스터 구조의 변천사. 동일 면적에 한 개의 소자라도 더 넣으려고 정말 많은 노력을 했고, VCT D램은 다음 대안으로 꼽히고 있습니다. 사진제공=삼성전자, 어플라이드 머티어리얼즈" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202512/31/ked/20251231075705404ttar.jpg" data-org-width="1200" dmcf-mid="qK47DM6bhD" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202512/31/ked/20251231075705404ttar.jpg" width="658">
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 D램의 구조와 트랜지스터 구조의 변천사. 동일 면적에 한 개의 소자라도 더 넣으려고 정말 많은 노력을 했고, VCT D램은 다음 대안으로 꼽히고 있습니다. 사진제공=삼성전자, 어플라이드 머티어리얼즈
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 0a D램은 삼성전자가 1c → 1d D램에 이어서 구현할 '차차세대' 제품입니다. 0a는 D램 속에서 가장 미세한 배선 폭이 10나노 아래로 떨어진다는 의미인데요.
 업계에서는 삼성이 이때부터 구현하는 제품을 업계에서는 4F²D램이라고도 합니다. F는 하프 피치의 줄임말인데요. 회로+빈 공간(라인&amp;스페이스) 길이를 절반으로 나눈 값입니다. 쉽게 선폭으로 이해하시면 될 것 같습니다.
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 <img alt="D램 소자를 둘 면적이 계속 좁아지는 중입니다. 8F²→6F²→4F². 지금까지는 4F² D램을 VCT D램으로 부르기도 합니다. 사진제공=삼성전자" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202512/31/ked/20251231075706671ufph.jpg" data-org-width="1200" dmcf-mid="BCdEBYvmCE" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202512/31/ked/20251231075706671ufph.jpg" width="658">
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 D램 소자를 둘 면적이 계속 좁아지는 중입니다. 8F²→6F²→4F². 지금까지는 4F² D램을 VCT D램으로 부르기도 합니다. 사진제공=삼성전자
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 예컨대 0a D램에서 하프피치(선폭)가 9㎚라면 4 x 9 x 9, 즉 324 ㎚² 면적 안에 한개 반도체 소자를 만들어내야 하는 아크로바틱에 가까운 경지를 구현해야 합니다.
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 이건 삼성이 1d D램까지 쓸 6F² D램 구조 대비 차원이 다른 면적이 되는 셈입니다. 1d D램에서 선폭이 10㎚라고 쳐도 6x10㎚x10㎚라면 600㎚²죠. 너무 힘들기는 해도 이렇게 해야만 동일한 면적에 더 많은 기억 소자를 집어넣을 수 있어서 집적도 개선이 가능합니다.
  
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 VCT D램, 트랜지스터 속 '채널'이 문제
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 이제 삼성 엔지니어들의 고민은 본격적으로 시작됩니다. 이렇게 좁은 공간에 어떻게 트랜지스터를 집어넣는담. 정말 마누라랑 자식 빼곤 다 바꿔야되지 않을까.
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 그래서 등장한 개념이 VCT D램입니다. VCT는 수직 채널 트랜지스터(Vertical Channel Transistor)인데요. 기존에는 평평한 웨이퍼 위에 만들었던 트랜지스터를 수직으로 꼿꼿하게 세운다는 게 아주 기본적인 골자입니다.
 D램 트랜지스터를 크게 구분하면 소스-게이트-채널-드레인으로 나뉘는데요. 이 구조를 실생활에서 쓰는 수도꼭지로 비유했을 때, 소스(펌프) → 게이트(수도꼭지) → 채널(물길) →드레인(배수구)로 이해하시면 쉽습니다.
 소스부터 이어지는 채널과 드레인을 평평하게 만들면 면적을 많이 차지하니 VCT D램부터는 소자를 마치 전봇대처럼 수직으로 세워서 만들겠다는 거죠. 
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 <img alt="6F² D램까지는 평평하게 만들었던 트랜지스터를 VCT D램부터는 꼿꼿하게 세웁니다. 사진제공=삼성전자 IEDM 2025" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202512/31/ked/20251231075707939kywx.jpg" data-org-width="1200" dmcf-mid="bbxjuvCEhk" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202512/31/ked/20251231075707939kywx.jpg" width="658">
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 6F² D램까지는 평평하게 만들었던 트랜지스터를 VCT D램부터는 꼿꼿하게 세웁니다. 사진제공=삼성전자 IEDM 2025
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 이 VCT D램에서 해결해야 할 다양한 문제 중에서도 오늘은 채널에 대해 집중적으로 다뤄보려고 합니다. 일반적으로 D램 소자는 실리콘(Si) 웨이퍼 위에 만듭니다. 실리콘은 채널 만들기에 최상입니다.
 정보를 머금고 전자가 잘 달릴 수 있는 성질이 있어서 채널 본연의 역할을 하기 딱이고요. 전류의 흐름을 스위치 신호에 따라 정밀하게 통제하는 반도체의 요구 조건도 아주 잘 충족합니다.
 그리고 실리콘은 사실상 돌덩이죠. 열 안정성이 뛰어나서 550℃가 넘는 고온의 반도체 공정에서도 상태 변화가 없이 잘 버티기 때문에 트랜지스터를 대량으로 만들 때도 온도의 영향을 덜 받고 손상이 적습니다. 
 그런데 VCT D램부터는 한계에 부딪힙니다. 이제는 채널을 실리콘 웨이퍼 위에 꼿꼿하게 세워야 하는 상황이 됐으니, 구조적으로 실리콘의 장점을 더이상 가져다 쓰는 게 불가능한 상황에 직면한 거죠.
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 <img alt="VCT D램의 게이트 내부의 채널 층을 어떻게 만드느냐가 관건인데, 삼성전자는 IEDM 2025에서 IGZO 박막을 IGO로 바꾸는 방안을 제시했습니다. 사진제공=삼성전자" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202512/31/ked/20251231075709200eesa.jpg" data-org-width="1200" dmcf-mid="KmYuEx8Bvc" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202512/31/ked/20251231075709200eesa.jpg" width="658">
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 VCT D램의 게이트 내부의 채널 층을 어떻게 만드느냐가 관건인데, 삼성전자는 IEDM 2025에서 IGZO 박막을 IGO로 바꾸는 방안을 제시했습니다. 사진제공=삼성전자
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 그래서 제안된 게 박막트랜지스터(TFT) 콘셉트입니다. 채널의 역할을 할 만한 소재를 박막으로 씌워서 커버하겠다는 계획입니다. 
  
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 IGZO에서 Z를 뺀 IGO 채널 구현
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 여기서 실리콘으로 만든 채널을 대체할 유력 후보는 IGZO 화합물이 거론됐습니다. 인듐(I)-갈륨(G)-아연(Zn)-산소(O)의 조합인데요. 디스플레이 패널에서 화소를 제어하는 트랜지스터로도 많이 쓰였습니다. 
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 그런데 여기서 '아픈 손가락'이 아연(Zn)입니다. 이 친구의 역할은 모빌리티입니다. 채널에 흐르는 전자의 이동 속도를 더 빠르게 만들어주는 물질이죠.
 근데 이 친구는 열에 약한 게 문제입니다. 반도체 공정은 550℃ 이상에서 진행되는 경우가 많습니다. Zn은 열 받으면 가만히 있지 못하고 미쳐 날뛰는 성질이 있습니다.
 제자리를 지키지 않고 소스 또는 드레인-채널의 경계(계면)로 들러붙기도 하는데요. 엔지니어들은 골치 아픕니다. 속도 때문에 Zn을 썼는데 오히려 트랜지스터를 망가뜨리는 짓을 하고 있으니까요.
 그래서 삼성전자는 이달 6일 미국에서 열렸던 IEDM2025라는 세계적인 학회에서 새로운 시도를 합니다. Z를 뺀 IGO라는 박막을 새롭게 만든 것입니다.
 이 논문에서는 이걸 빼도 성과가 꽤 좋더라는 걸 소개하고 있습니다. 물론 곧바로 VCT D램에 이 소재를 구현한 것은 아닙니다.
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 <img alt="VCT D램의 게이트 내부의 채널 층을 어떻게 만드느냐가 관건인데, 삼성전자는 IEDM 2025에서 IGZO 박막을 IGO로 바꾸는 방안을 제시했습니다. 사진제공=삼성전자" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202512/31/ked/20251231075709200eesa.jpg" data-org-width="1200" dmcf-mid="KmYuEx8Bvc" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202512/31/ked/20251231075709200eesa.jpg" width="658">
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 VCT D램의 게이트 내부의 채널 층을 어떻게 만드느냐가 관건인데, 삼성전자는 IEDM 2025에서 IGZO 박막을 IGO로 바꾸는 방안을 제시했습니다. 사진제공=삼성전자
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 일단은 디스플레이 패널의 TFT처럼 평평한 조건에서 한번 만들어보고요. 이때 성능이 괜찮으니까 소스와 드레인 옆에 IGO 박막층을 세워서 모의 테스트를 했던거죠.
 그랬더니 일단 소자의 기본적인 요건은 충족했다는 게 삼성전자의 발표입니다. 
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 <img alt="VCT D램 트랜지스터의 채널층을 어떤 소재로 쓸 것인가. 완전한 VCT 모형은 아니지만 IGO 층을 수직으로 세우고 550℃ 넘는 공정을 거쳐도 D램 본질의 특성을 유지하고 있다는 연구결과가 이번 논문의 포인트입니다. 사진제공=삼성전자" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202512/31/ked/20251231075710596gqhe.jpg" data-org-width="1200" dmcf-mid="90ZI4tXSvA" dmcf-mtype="image" height="auto" src="https://img4.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202512/31/ked/20251231075710596gqhe.jpg" width="658">
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 VCT D램 트랜지스터의 채널층을 어떤 소재로 쓸 것인가. 완전한 VCT 모형은 아니지만 IGO 층을 수직으로 세우고 550℃ 넘는 공정을 거쳐도 D램 본질의 특성을 유지하고 있다는 연구결과가 이번 논문의 포인트입니다. 사진제공=삼성전자
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 위 그래프처럼 550℃ 넘는 공정 이후에도 트랜지스터 본연의 역할인 수도꼭지 역할을 잘 해냈다는 게 그래프를 관통하는 핵심 메시지입니다. 
 수도꼭지를 틀었을 때 물이 흐르기 시작하는 지점인 문턱전압의 존재가 분명하고, 그 값이 흔들리지 않아 소자의 안정성이 확보됐다는 의미있는 결과네요.
 IGZO의 장점은 많습니다. 정보를 머금은 전자(-알갱이)가 IGZO 안에서는 실리콘보다 상대적으로 자유롭게 달려나갈 수 있다는 특징이 있습니다. 소재 내에서 전자의 움직임에 영향을 미치는 정공(+알갱이) 생성량이 적고, 그나마 있는 정공도 움직임이 굼뜬 편이기 때문인데요.
 그래서 VCT D램을 만들 때 우려했던 전자가 채널 속에 불필요하게 축적돼 자연스럽게 빠져나갈 수조차 없었던 문제(floating body effect)·불필요하게 전류가 누설되는 문제(GIDL)를 해결할 수 있는 좋은 솔루션으로 평가받습니다.
 따라서 Zn을 빼서 전자의 이동 속도에서 약간의 손해를 보더라도, D램의 본질적인 측면을 더욱 살릴 수 있는 IGO 구조를 VCT D램에 채용할 가능성이 커졌습니다.
 사실 VCT D램은 가는 길이 쉽지 않습니다. 개발을 넘어 양산까지 하려면 아직 많은 과제가 남았죠. 우선 삼성전자는 0a 시대에 진입하는 순간부터 VCT D램을 상용화하겠다는 계획을 가지고 있습니다.
 0a 다음인 0b부터 VCT(SK하이닉스에서는 버티컬 게이트(VG)) 구조를 도입할 예정인 SK하이닉스보다 한 세대 앞섭니다.
 설비투자 계획은 언제든 변할 수 있으나, 내년 하반기께 평택 사업장에 0a 시험라인을 설치한다는 이야기도 들립니다. 올해 1c D램에서 극적인 성능 개선에 성공했던 삼성전자가 VCT D램에서도 유의미한 진전을 이룰 수 있을지 지켜볼 만 합니다.
 독자 여러분, 길고 어려운 글 읽어주셔서 감사드리고 올해도 고생 많으셨습니다. 내년 새해 복 많이 받으세요. :) 
 강해령 기자 hr.kang@hankyung.com
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