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[IT뉴스]UNIST, 수십억 개 소자를 한 몸처럼…반도체 칩의 ‘강박적인 지휘자’ 탄생

온카뱅크관리자

2026-02-11 09:27:30

<div id="layerTranslateNotice" style="display:none;"></div> 고품질 클록 신호 생성하는 소형·저전력 반도체 회로 개발 ‘반도체의 ‘신호 주기 오차’ 펨토초 단위로 제어 
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 <img alt="개발된 클록 생성 반도체 회로의 구조(상단)와 실제 사진. 연구그림=UNIST" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202602/11/seouleconomy/20260211091926063tkwr.jpg" data-org-width="620" dmcf-mid="2sIOX4LxhF" dmcf-mtype="image" height="auto" src="https://img1.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202602/11/seouleconomy/20260211091926063tkwr.jpg" width="658">
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 개발된 클록 생성 반도체 회로의 구조(상단)와 실제 사진. 연구그림=UNIST
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 반도체 칩 안의 수십억 개의 소자들은 ‘클록’이라는 신호에 맞춰 일사불란하게 작동해야 한다. 데이터를 고밀도로 압축해 고속으로 주고받는 5G·6G 통신이나 고속 연산이 필요한 AI 칩의 경우 클록 신호의 품질이 더 중요해지는데, 고품질 클록 신호를 만들 수 있는 초소형·저전력 반도체 회로 기술이 새롭게 개발됐다. 울산과학기술원(UNIST) 전기전자공학과 윤희인 교수팀은 잡음을 획기적으로 줄인 ILCM (Injection-Locked Clock Multiplier) 기반 클록 신호 생성 반도체 회로를 개발했다고 11일 밝혔다. 반도체 칩은 ‘클록(Clock)’이라는 주기적 전기 신호에 맞춰 데이터를 처리한다. 특히 5G·6G 고속 통신칩이나 AI칩처럼 방대한 데이터를 빠르게 처리해야 하는 환경일수록 클록 신호의 품질은 시스템의 성능과 직결된다. 연구팀은 참조 스퍼(Reference spur)라는 잡음을 최소화할 수 있는 ILCM 방식의 클록 신호 생성 회로를 개발했다. ILCM 방식은 클록 신호의 지터(Jitter)라는 잡음은 최소화할 수 있지만 참조 스퍼라는 또 다른 잡음이 필연적으로 발생하는데, 이를 해결한 기술이다. 특히 ILCM 중에서도 소형화에 강점이 있는 링 발진기(Ring VCO) 기반 ILCM 방식을 채택해, 고집적 반도체 칩을 만드는 데 유리하다. 개발된 반도체 회로의 참조 스퍼는 2.1㎓ 출력 조건에서 –81.36㏈c(반송파 기준 데시벨)를 기록했다. 이는 현재까지 보고된 링 발진기 기반 ILCM 회로 중 세계 최저 수준이다. 지터 역시 280.9펨토초(fs, 1000조 분의 1초)를 달성해 초고속 작동에 적합함을 입증했다. 또 회로 면적도 28㎚ CMOS 공정으로 제작했을 때 0.0444㎟로 작고, 전력 소모 또한 12.28㎽(밀리와트)로 최소화해 공간 제약이 크고 배터리 효율이 중요한 모바일 기기나 사물인터넷(IoT) 센서에 쓸 수 있다. 한편, 클록 신호는 저전압과 고전압이 심박처럼 반복되는 주기 형태로, 저전압과 고전압 반복 주기가 1초에 수억 번(㎒)에서 수십억 번(㎓) 수준으로 빠르다. 지터는 이 반복 주기가 일정하지 않은 일종의 ‘신호 주기 오차’다. 고속 통신 칩이나 AI 칩에서는 클록 신호 주기를 더 단축하고, 정확성을 유지하기 위해 깨끗한 참조 신호(Reference)를 강제로 주입해 오차를 보정 하는 방식을 쓰는데, 이 과정에서 신호가 주입될 때마다 ‘참조 스퍼’라는 잡음이 남게 된다. 연구팀은 주파수 추적(SSFTL)과 기준 신호 주입 타이밍 보정(IPTC) 설계방식을 적용해 이 같은 회로를 개발했다고 설명했다. 이번 연구는 남현준, 안효경 연구원이 제1저자로 참여했다. 연구팀은 “ILCM 방식의 클록 생성은 빠르고 효율적이지만 참조 스퍼가 시스템 성능을 제한하는 경우가 많았다”며 “이번에 개발된 기술은 단순한 회로 구조로 참조 스퍼는 최소화하면서도 전력 소모는 크지 않아 6G·AI·고속 인터커넥트용 클록 소스로 폭넓게 활용될 수 있을 것”이라고 말했다. 연구 결과는 IEEE 반도체 회로 공학회에서 발행하는 반도체 회로설계 분야 저명 학술지인 ‘저널 오브 솔리드 스테이트 서킷(Journal of Solid-State Circuits)’에 2월 6일 게재 됐다. 연구는 과학기술정보통신부, 반도체설계교육센터 (IDEC), 과학기술정보통신부와 정보통신기획평가원(IITP)의 ‘지역지능화혁신인재양성사업’의 지원으로 이뤄졌다. 울산=장지승 기자 jjs@sedaily.com
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