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[IT뉴스]"복잡한 철도노선도 뚝딱"…실리콘 공정용 '아이징 머신' 나와

온카뱅크관리자

2026-05-06 19:17:28

<div id="layerTranslateNotice" style="display:none;"></div> KAIST "저전력·고집적 연산 장치로 삼성 등 업계 활용 가능" 
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 (지디넷코리아=박희범 기자)철도 노선 설계나 도로 주행 중 나타나는 라디오 주파수 편차 등을 기존 공정으로 최적화할 수 있는 반도체 소자가 개발됐다.
 KAIST는 전기및전자공학부 최양규 교수와 김상현 교수 연구팀이 차세대 최적화 전용 하드웨어인 ‘오실레이터 기반 아이징 머신'을 개발, 구현하는데 성공했다고 6일 밝혔다.
 아이징 머신은 여러 진동 소자가 상호작용하며 최적 해를 찾아내는 특수 목적형 컴퓨터와 알고리즘을 말한다.
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 <img alt="KAIST가 개발한 실리콘 오실레이터·커플러를 사용한 아이징 머신.(그림=KAIST)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202605/06/ZDNetKorea/20260506191011016ecsj.jpg" data-org-width="640" dmcf-mid="03zvFsUZoE" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202605/06/ZDNetKorea/20260506191011016ecsj.jpg" width="658">
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 KAIST가 개발한 실리콘 오실레이터·커플러를 사용한 아이징 머신.(그림=KAIST)
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 최양규 교수는 전화통화에서 "현재 하드웨어(CPU)가 풀수 없는 최적화 문제를 풀수 있다. 현재 풀 수 있는 문제로 보면, 에너지를 적게 쓰면서 최적화를 해낼 수 있는 장점이 있다"며 "무엇보다 CMOS(상보형 금속 산화물 반도체) 표준공정을 사용했기 때문에 새로운 팹이 필요없다"고 말했다.
 최 교수는 또 "기존에는 공정 튜닝에 2~3년식 걸렸지만, 이 어레이는 주변 회로만 받쳐주면 삼성전자나 SK하이닉스 등이 어렵지 않게 양산할 수 있다"고 설명했다.
 기존의 컴퓨터에 쓰이는 폰 노이만 구조는 중앙처리장치와 메모리가 물리적으로 분리돼 있어 데이터 이동에 따른 전력 소모와 지연이 생기고, 문제 규모가 증가할수록 연산 자원이 기하급수적으로 증가하는 한계가 있다.
 연구팀은 이러한 한계를 극복하기 위해 통계물리학의 아이징 모델을 하드웨어적으로 구현하는 아이징 머신을 개발했다.
 아이징 모델은 통계물리학에서 자성 물질을 설명하기 위한 모델이다. 격자 위 각 지점에 스핀(+1 또는 -1)을 두고, 이웃한 스핀들 사이의 상호작용에 따라 시스템 전체 에너지가 결정되는 수학적 모델이다.
 연구팀은 100% 실리콘 기반 트랜지스터를 활용했다. 단일 트랜지스터를 각각 오실레이터 소자와 커플러 소자로 활용한 것.
 기존 트랜지스터가 스위치나 증폭기로 사용되던 것과 달리, 연구팀은 부유 바디 특성을 이용해 단일 트랜지스터가 스스로 발진하는 오실레이터로 동작하도록 구현했다. 
 이 오실레이터는 게이트 전압을 조절함으로써 고유 주파수를 정밀하게 조정할 수 있다. 이종 소자 기반 구조에서 구현하기 어려웠던 정밀 제어를 CMOS 공정 내에서 실현했다.
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 <img alt="실리콘 기반 차세대 최적화 연산 하드웨어를 개발한 KAIST 전기및전자공학부 연구진. 왼쪽부터 최양규 교수, 윤성윤 박사과정생. 우측 위는 왼쪽부터 김상현 교수, 김준표 박사.(사진=KAIST)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202605/06/ZDNetKorea/20260506191012287lfye.jpg" data-org-width="639" dmcf-mid="phmnwxOcck" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202605/06/ZDNetKorea/20260506191012287lfye.jpg" width="658">
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 실리콘 기반 차세대 최적화 연산 하드웨어를 개발한 KAIST 전기및전자공학부 연구진. 왼쪽부터 최양규 교수, 윤성윤 박사과정생. 우측 위는 왼쪽부터 김상현 교수, 김준표 박사.(사진=KAIST)
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 별도 트랜지스터를 커플러 소자로 활용해, 커플러 게이트 전압을 통해 오실레이터 간 결합 강도를 능동적으로 조절할 수 있도록 했다. 이를 통해 단순한 결합을 넘어 다중 상태로 결합을 표현할 수 있으며, 다양한 가중치를 갖는 조합 최적화 문제를 유연하게 구현한다.
 연구팀은 보조적으로 주입 동기화를 적용해 위상을 두 개의 이진 상태로 고정시켜, 대표적인 조합 최적화 문제인 최대 절단(Max-Cut) 문제를 해결했다. 소규모 문제는 실제 하드웨어 실험으로 검증했다. 100 노드급 대규모 문제는 실험 데이터를 기반으로 한 준경험적 시뮬레이션을 통해 성능을 확인했다.
 논문 제1저자인 윤성윤 전기및전자공학부 박사과정생은 "시간표 짜기 같은 경우는 1초면 해결된다. 소자끼지 상호작용을 통해 답을 금방 찾는다"며 "실리콘 트랜지스터를 기반으로 개발해서, 소자 고집적화만 하면 대규모 최적화에 바로 쓸 수 있을 것"으로 이라고 부연 설명했다.
 연구성과는 국제학술지 사이언스 어드밴시스에 게재됐다.
 박희범 기자(hbpark@zdnet.co.kr)
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