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[IT뉴스]“4개 중 3개는 불량”… 중국산 HBM 수율 부진, 원인은 TSV 기술력 미달

온카뱅크관리자

2026-09-09 06:07:25

<div id="layerTranslateNotice" style="display:none;"></div> 전공정 30%·후공정 70%, 두 번 걸러지는 HBM 양산 관문 “TSV 노하우는 하루아침에 안 쌓인다” 삼성전자·SK하이닉스와 4~5년 격차 
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 <img alt="중국 동부 안후이성 허페이에 위치한 창신메모리 테크놀로지(CXMT) 본사./AFP연합뉴스" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202609/09/chosunbiz/20260909060217712uwmf.jpg" data-org-width="2293" dmcf-mid="txLYJP3Go9" dmcf-mtype="image" height="auto" src="https://img4.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202609/09/chosunbiz/20260909060217712uwmf.jpg" width="658">
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 중국 동부 안후이성 허페이에 위치한 창신메모리 테크놀로지(CXMT) 본사./AFP연합뉴스
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 중국 최대 D램 업체 창신메모리(CXMT)가 4세대 고대역폭메모리(HBM3) 시험 생산에 착수했지만, 초기 수율이 좀처럼 오르지 않고 있다. 반도체 업계 대량 양산의 기준선으로 통하는 이른바 ‘골든 수율’ 80%의 3분의 1 수준인 25%에서 정체된 것으로 알려졌다. SK하이닉스가 같은 제품을 2022년부터 양산해 90% 이상의 수율을 확보한 것과 비교하면 격차가 뚜렷하다. 업계에서는 D램을 여러 층 쌓아 연결하는 핵심 공정인 실리콘관통전극(TSV) 기술 성숙도 차이를 근본 원인으로 지목하고 있다.
 ◇ “D램 수준은 올라왔지만 HBM 적층은 다른 문제”
 9일 CXMT 사정에 정통한 반도체 장비업계 고위 관계자에 따르면 CXMT의 HBM3 8단 적층(8-Hi) 제품 수율은 전(前)공정에서 약 30% 수준에 머물고 있다. 여기서 살아남은 제품도 후(後)공정을 거치면서 약 70%만 최종 양품으로 인정받는다. 쉽게 말해 HBM3 제품 100개를 만들기 시작하면 그중 80개 가까운 제품이 최종 테스트에서 탈락한다는 뜻이다.
 CXMT는 이렇게 만든 소량의 HBM 샘플을 알리바바 T-헤드, 캠브리콘 등 중국 기업에 공급하며 수율 개선 작업을 이어가고 있는 것으로 전해졌다. 문제는 D램 자체의 미세공정 기술이 아니라는 데 있다. 반도체 장비업계 관계자는 “CXMT가 HBM에 쓰는 ‘G4’(17나노급) 공정으로 만든 일반 D램 자체에는 큰 문제가 없다”며 “다만 HBM용으로 쓰이는 D램 다이는 일반 제품보다 면적이 크고 전기적 사양이 까다로워, 같은 공정이라도 합격 기준을 통과하기가 훨씬 어렵다”고 설명했다.
 CXMT가 일반 D램을 만드는 기초 실력 자체는 상당한 수준에 올라왔지만, 이를 HBM이라는 고성능 제품으로 바꾸는 단계에서 병목이 발생하고 있다는 의미다. 이 병목의 핵심에 TSV 공정이 있다는 게 업계 설명이다.
 ◇ 진짜 난관은 TSV… “몇 년치 노하우 없인 못 따라간다”
 TSV는 ‘실리콘관통전극(Through Silicon Via)’의 약자로, HBM처럼 D램을 여러 층으로 쌓아 올릴 때 각 층을 수직으로 관통해 전기 신호를 주고받게 해주는 미세한 구리 배선을 말한다. D램 낱장(웨이퍼)을 머리카락 굵기의 몇 분의 1에 불과한 수십 마이크로미터 두께까지 얇게 깎아낸 뒤, 그 얇은 실리콘판에 수천 개의 미세한 구멍을 뚫고 구리로 빈틈없이 채워 넣는 고난도 공정이다. 구멍 하나만 삐뚤어지거나 제대로 채워지지 않아도 그 층 전체가 불량 처리될 수 있어, 반도체 공정 중에서도 정밀도 요구가 가장 높은 축에 속한다.
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 삼성전자의 와이어 본딩과 TSV 기술 구조를 설명한 이미지./삼성전자 제공
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 이 공정에서 CXMT와 선두업체 간 기술 격차가 가장 크게 벌어진다는 게 업계 중론이다. 반도체 분석업체 노마드세미(Nomad Semi) 분석에 따르면 삼성전자 HBM2(2세대 HBM) 기준 다이 한 장당 TSV가 5000개 이상, SK하이닉스 HBM3는 8000개 이상 뚫려 있는 반면, CXMT는 3000개 안팎에 그치는 것으로 파악됐다. TSV 개수가 적다는 건 그만큼 대역폭(데이터 처리 속도)에서 손해를 보는 대신 공정 난도를 낮췄다는 뜻인데, 그럼에도 CXMT의 수율은 여전히 삼성, SK하이닉스를 크게 밑돈다. SK하이닉스조차 2024년 당시 TSV 단독 공정 수율이 40~60%에 그친다고 공개적으로 밝힌 적이 있을 만큼 TSV는 업계 1위 기업도 만만치 않은 공정이다.
 여기에 다이를 실제로 쌓아 붙이는 후공정(적층·본딩) 단계에서도 수율 손실이 발생한다. 8개 다이 중 단 하나라도 정렬이 어긋나거나, 접합 부위에 미세한 기포가 생기거나, 열로 눌러 붙이는 과정에서 층이 휘는 현상(warpage)이 발생하면 그 스택 전체가 통째로 불량 처리되는 구조다. 층수가 늘어날수록 불량이 날 수 있는 지점도 함께 늘어나기 때문에 난도가 기하급수적으로 올라간다. CXMT가 8단 적층에서부터 이 정도로 저조한 수율을 보이는 만큼, 향후 12단 등 더 높은 적층으로 넘어갈 경우 더 큰 어려움에 부딪힐 수 있다는 전망도 나온다.
 반도체 업계 관계자는 “TSV 공정은 웨이퍼를 다루는 노하우가 수년간 축적돼야 비로소 안정화되는 영역”이라며 “중국 업체들이 D램 자체의 미세공정 기술에서는 빠르게 격차를 좁혀왔지만, TSV·본딩 같은 후공정 노하우는 단기간에 따라잡기 어려운 부분”이라고 설명했다. 그는 이어 “다만 삼성전자도 올해 2월 HBM4(6세대 HBM) 양산 초기 수율이 60%를 밑돌다가 6개월 만에 80%까지 끌어올린 선례가 있는 만큼 CXMT의 25% 수율을 ‘실패’로 단정하긴 이르다”고 덧붙였다.
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